verilog "=="运算符

请问verilog "==" 运算符会用什么结构实现呢? 是加法器吗? 有没有必要自己实现一个用来进行相等性判断的东西?
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邢金璋

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1.没必要自己实现。
2.==的实现,是用异或门实现,代价很低。
3.大于小于才会需要是加法器,综合工具实现也可能是比加法器更节省的实现结构。

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