verilog中"+”运算符

请问在verilog 中直接使用内置的“+”运算符在实现时会生成什么样的结构? 是超前进位加法器吗? 相比加法器ip核, 哪个更快呢?
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邢金璋

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“+”,工具会根据时序情况自动选择加法器接口,不会比加法器IP核更糟糕。
 

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